| 초록 |
본 연구에서는 반도체 Package중 한 제품인 66TSOP2 LOC 제품에서 양산초기부터 지속적으로 발생 중인 Mold Void의 개선을 위하여 최적의 Lead Frame Design 선정을 시도하였다. Mold void는 Lead frame 상하 Cavity간 EMC의 흐름 속도차이에 의해 나타나는 Racing 현상 때문에 Air trap이 생기면서 발생하게 된다.. 이러한 Mold Void의 개선을 위해 Void에 영향을 미치는 Factor 및 수준을 선정하여 실험을 진행하여 Void를 예방할 수 있는 최적의 Lead frame design을 선정을 시도하였다. 이를 통해 Inner lead의 위치, Inner lead space, Inner Lead Down-set depth, winbar down-set depth의 최적조건을 선정하였으며, 이중 Inner lead down-set depth가 가장 중요한 인자임을 확인하였다. 실험을 통해 선정된 최적design을 실제 Lead frame에 적용하여 공정내 투입 결과 Void의 수준을 현저히 개선할 수 있었다. 이 결과를 토대로 현재 동일한 Chip을 적용 중인 다른 형태의 TSOP Package 제품의 Void 불량까지도 개선할 수 있는 Solution을 확보하였으며, 향후 Chip Shrinkage에 대응할 수 있는 Know-how를 얻을 수 있었다. |
